微米集成电路芯片在化学抛光(CMP)技术中的应用

       化学抛光(CMP)是目前保证亚微米集成电路芯片同时保持整体和局部平面化的唯一手段。CMP是一个典型的材料化学磨损过程, 其机理涉及到摩擦学、力学、材料、表面物理和化学等许多学科的知识。对CMP过程的精确控制很大程度上取决于对其材料磨损机理的认识。目前国内在这一领域的研究主要集中在CMP抛光液的研制、CMP 影响因素、以及CMP电化学行为等方面,而对 CMP过程中材料微观磨损机理的研究较少。CMP过程是抛光液化学作用与磨粒机械作用的协同工作过程。两者的协同效应对CMP效果有至关重要的影响, 因此,基于二者协同作用的CMP机理研究已成为国内外研究的热点问题之一。

　 　随着集成电路工艺的不断发展，关键尺寸的大小不断递减，半导体晶片不断地朝小体积、高电路密集度、快速、低耗电方向发展，集成电路现已进入ULSI亚微 米级的技术阶段，并且不断的在向前发展。对于半导体芯片来说，速度与功耗一直是非常重要的两个环节。而与功耗相关的器件隔离技术是非常重要的，因为隔离技 术的好坏直接决定了整个电路的漏电特性。 当集成电路工艺技术发展到0.18微米甚至更小，如到0.13和0.09微米的技术时，如果还是使用常规的浅沟槽隔离工艺来说，器件本身对有源区的氮化硅 的损失控制和碟形凹陷(Dishing)有着更加严格的要求。为了在给定成本和功耗条件下，生产集成度更高的产品，为了持续提高器件性能，采用新材料和一 些新技术就显得是非常必要了。本文就是在常规的浅沟槽隔离(STI)工艺基础上开发了一种新技术：直接的浅沟槽隔离(DSTI)工艺。这种技术通过使用一 种高选择比的研磨剂，能够在不用反转光刻技术(REVERSEMASK)的条件下，很好的控制不同密度图形的有源区的氮化硅的损失，在整个硅片上做到很好 的均匀性。本论文所探讨的课题就是在集成电路高压器件制造技术中，运用由浅沟槽隔离(STI)技术所衍生出来的直接的浅沟槽隔离(DSTI)技术。 在本文的研究中，由于集成了一个30V的高压器件，第一步光刻是30V高压P阱的注入，因为要为其后的光刻工程作出对准标记，所以利用高温推阱工艺时的氧 化在硅片上形成了一个台阶。因此对于DSTICMP的工艺增加了一些难度，要保证处于台阶凹陷处的有源区的氮化硅上没有氧化膜的残留。 在考虑成本因素以后，本文采用了两步研磨程序的直接的浅沟槽平坦化技术(DSTICMP)，既在程序中先后使用一般的研磨剂和高选择比研磨剂。同时，我们 用这个两步研磨程序对三种不同厂家的研磨剂进行了一系列相关工艺性能的评价：三星，AGC，CABOT，评价结果是，AGC的研磨剂在这三种评价的研磨剂 中是性能最好的，可以保证产品性能所需的高选择比。在硅片面内对于不同图形密度的研磨均匀性也是非常不错的。 同时，本文获得使用AGC研磨剂后的工艺窗口，并进行了三种器件漏电特性项目的测试，以及产品成品率(YIELD)和产品级的漏电项目 (BIN26VDDMISTANDBY)测试。结果表明，DSTICMP的工艺窗口是非常大的，可以用于大批量生产。